數(shù)據(jù)采集技術(shù)論文(2)
數(shù)據(jù)采集技術(shù)論文篇二
基于FPGA的高速數(shù)據(jù)采集同步技術(shù)實(shí)現(xiàn)
摘 要
數(shù)據(jù)采集合并系統(tǒng)是數(shù)字化變電站中電子式互感器和二次設(shè)備之間的重要接口，針對其多任務(wù)、大流量、高可靠性和強(qiáng)實(shí)時性等要求，本文提出了一種基于FPGA的高速數(shù)據(jù)采集合并系統(tǒng)設(shè)計方案。系統(tǒng)利用FPGA的快速數(shù)據(jù)處理能力，實(shí)現(xiàn)了多任務(wù)、大流量并行處理以及多路采樣信號的實(shí)時同步，節(jié)省了通信開銷，增強(qiáng)了實(shí)時性。系統(tǒng)可并行處理最多16路數(shù)據(jù)任務(wù)，總數(shù)據(jù)吞吐率可達(dá)50Mb/s，系統(tǒng)平均延時低于1us，均高于國家標(biāo)準(zhǔn)。本系統(tǒng)已裝備某型電力設(shè)備，投入應(yīng)用。
【關(guān)鍵詞】FPGA 數(shù)據(jù)采集 差值同步
隨著計算機(jī)，通信，自動化等技術(shù)在電力工業(yè)的應(yīng)用，電網(wǎng)的智能化水平得到了極大地提升，全數(shù)字化變電站自動化系統(tǒng)即將得到廣泛的應(yīng)用。數(shù)字化變電站是以標(biāo)準(zhǔn)的通信規(guī)約為基礎(chǔ)，通過電子式互感器(ECT/EVT)、智能化一次設(shè)備、網(wǎng)絡(luò)化二次設(shè)備分層構(gòu)建，建立全站統(tǒng)一的數(shù)據(jù)模型和數(shù)據(jù)通信平臺，實(shí)現(xiàn)變電站內(nèi)設(shè)備數(shù)字化通信和互操作、以及信息全網(wǎng)共享的現(xiàn)代化變電站。數(shù)字化變電站的關(guān)鍵點(diǎn)在于電子式互感器同步采集多路(最多12路)信號的幅值和相位數(shù)據(jù)后按照規(guī)定的格式發(fā)送給二次設(shè)備，這些數(shù)據(jù)一般都是來自不同間隔，而又必須保證這些數(shù)據(jù)是同步的。所以本文設(shè)計了一個具有多任務(wù)處理、通信流量大、高可靠性和強(qiáng)實(shí)時性等特點(diǎn)數(shù)據(jù)采集合并系統(tǒng)，使其滿足對電子式互感器的接口要求。
1 設(shè)計方案
各類文獻(xiàn)中針對數(shù)據(jù)采集合并系統(tǒng)的實(shí)現(xiàn)方法主要大致有兩種：一種是基于FPGA+DSP結(jié)構(gòu)的同步采樣方法;另一種是基于FPGA+ARM結(jié)構(gòu)的同步采樣方法。這兩種方法都是利用FPGA進(jìn)行采樣數(shù)據(jù)的接收和處理，利用DSP或ARM芯片實(shí)現(xiàn)通信的功能，將采樣數(shù)據(jù)按格式打包發(fā)送給二次設(shè)備。為了保證數(shù)據(jù)的同步，兩種方法都采用了同步采樣法，即按設(shè)定的采樣速率由FPGA產(chǎn)生采樣脈沖發(fā)送給電子式互感器，互感器接收到采樣信號后開始進(jìn)行采樣動作并將數(shù)據(jù)發(fā)送給FPGA，由FPGA將數(shù)據(jù)整理后才傳送至主控芯片。這兩種方法實(shí)現(xiàn)的合并單元有一定的局限性：
(1)由FPGA+DSP或FPGA+ARM組成的系統(tǒng)雖然資源豐富，可以滿足多任務(wù)、大流量、高可靠性的特點(diǎn)，但開發(fā)這樣的裝置需要兩個龐大的系統(tǒng)，與外圍接口電路也會很復(fù)雜，設(shè)備開發(fā)成本高、經(jīng)濟(jì)性差。
(2)由于采樣方式是同步采樣，電子式互感器和采集合并系統(tǒng)之間需要上行和下行兩條通信線路，增加了線路的架設(shè)成本。
(3)同步采樣的可靠性不能保證，由于線路的延時不同，即使是FPGA向多個電子式互感器同時發(fā)送了同步采樣信號，但互感器的采樣不能保證絕對的同步，為后面測量和保護(hù)數(shù)據(jù)的計算帶來了誤差。
針對上述系統(tǒng)的局限性，本文提出了一種基于FPGA的多路數(shù)據(jù)高速異步采集合并系統(tǒng)。該系統(tǒng)利用FPGA芯片的強(qiáng)大功能，以一片F(xiàn)PGA芯片為核心取代了上述系統(tǒng)的雙核結(jié)構(gòu)，實(shí)現(xiàn)了實(shí)時接收電子式互感器采集的數(shù)字信號，并利用插值運(yùn)算將采集的數(shù)據(jù)進(jìn)行同步，使系統(tǒng)無需使用同步采用，大大提高了系統(tǒng)的實(shí)時性和可靠性，降低了系統(tǒng)的設(shè)計和運(yùn)營成本。
2 系統(tǒng)實(shí)現(xiàn)
2.1 系統(tǒng)的硬件組成
本設(shè)計主控芯片采用altera公司的低功耗、高性能FPGA芯片EP4CE40F23C7。該芯片具有39600個邏輯單元(Logic Elements， LE)、232個M9K程序存儲模塊，4個鎖相環(huán)，1161216位片上RAM資源，最多329個用戶定義I/O，芯片資源非常豐富，完全符合設(shè)計要求。整個硬件系統(tǒng)以該芯片為核心，通過光纖通信，將采集來的數(shù)據(jù)分通道送入FPGA中，由FPGA對各個通道的數(shù)據(jù)進(jìn)行并行處理，最后按照標(biāo)準(zhǔn)組合成數(shù)據(jù)幀通過光纖傳送給二次設(shè)備。硬件構(gòu)成框圖如圖1所示：
為了給硬件生產(chǎn)提供方便，本文在硬件設(shè)計中加入了兼容性設(shè)計，如表1所示。表1中三種FPGA芯片其資源均可滿足本系統(tǒng)的要求，而且封裝皆為484腳BGA封裝。通過比對三個芯片的管腳，可以看到除了表1中所列出的21個管腳功能不一樣以外，這三個芯片其余管腳功能完全一模一樣。在PCB設(shè)計時，按照表1中兼容后管腳定義一列來設(shè)計硬件，就可以完成三個芯片的兼容性設(shè)計。這樣在生產(chǎn)時三個芯片皆可以使用，避免了因芯片市場波動所造成的生產(chǎn)中斷和成本波動，保障了生產(chǎn)效率。
2.2 系統(tǒng)的軟件設(shè)計
系統(tǒng)的主要工作任務(wù)是接收最多12路的采樣信號，對采樣信號進(jìn)行同步處理，然后按照約定格式組幀并發(fā)送到二次設(shè)備。根據(jù)系統(tǒng)要求，按照自頂向下的模塊化軟件設(shè)計思路將整個系統(tǒng)分為兩個核心模塊：串行數(shù)據(jù)接收模塊、數(shù)據(jù)同步模塊。
2.2.1 串行數(shù)據(jù)接收模塊
本模塊實(shí)現(xiàn)接收遠(yuǎn)方一次設(shè)備通過光纖傳來的串行數(shù)據(jù)幀。數(shù)據(jù)幀格式如圖2所示，1位起始位，8位數(shù)據(jù)位，1位停止位，1位空閑位，無奇偶校驗(yàn)位。雙字節(jié)數(shù)據(jù)，高字節(jié)先發(fā)，低字節(jié)后發(fā)，通信波特率為2M。一個完整的數(shù)據(jù)包包含10幀數(shù)據(jù)，每幀數(shù)據(jù)11位，總計110位數(shù)據(jù)，可以一次傳輸4路采樣信號。串行數(shù)據(jù)接收模塊流程圖如圖3所示。
2.2.2 數(shù)據(jù)同步模塊
一次設(shè)備AD采樣點(diǎn)數(shù)是一個周波(50Hz)采200個點(diǎn)，而二次設(shè)備利用測量和保護(hù)數(shù)據(jù)進(jìn)行計算時只需要80采樣點(diǎn)。而且許多二次設(shè)備需要的采樣信號來自不同設(shè)備、不同間隔的電流和電壓信息，如圖5所示，因此，必須使不同協(xié)議規(guī)則的電流和電壓信息同步到統(tǒng)一的時間間隔上。
本系統(tǒng)利用差值同步法，將不同間隔的數(shù)據(jù)同步到同一間隔上，差值同步法計算公式如圖6所示。本模塊的目的就是找到同步點(diǎn)的左右時標(biāo)和左右通道數(shù)據(jù)，然后帶入公式計算得到同步點(diǎn)的差值數(shù)據(jù)。
3 實(shí)驗(yàn)結(jié)果與分析
將以上兩個關(guān)鍵模塊設(shè)計好后，在頂層將這些模塊聯(lián)合起來，就組成了數(shù)據(jù)采集合并系統(tǒng)總模塊，如圖6所示。經(jīng)過編譯，可以看到總模塊共消耗3240個邏輯單元和48個M9K程序存儲模塊。一個數(shù)據(jù)采集合并系統(tǒng)模塊可以并行處理4路采樣數(shù)據(jù)，而整個系統(tǒng)最多有12路采樣數(shù)據(jù)，需要用到3個這樣的模塊，芯片硬件資源消耗不到25%，芯片的資源完全滿足系統(tǒng)的要求。
我們得到了總模塊的時序仿真圖如圖7所示。從時序圖中可以看出，遠(yuǎn)方一次設(shè)備每隔100us采樣一次，一個完整的數(shù)據(jù)包總計110位數(shù)據(jù)，按照2M波特率計算，需要55us時間來傳送，剩余45us為空閑時間。利用FPGA并行工作的特點(diǎn)，可以同時對12路數(shù)據(jù)進(jìn)行差值同步，從而保證了在45us的時間內(nèi)完成數(shù)據(jù)的同步和交互的任務(wù)，滿足了系統(tǒng)實(shí)時性和高可靠性的要求。
4 總結(jié)
本文設(shè)計了一個基于FPGA的高速數(shù)據(jù)采集同步系統(tǒng)，用FPGA作為核心處理器，實(shí)現(xiàn)了數(shù)據(jù)接收、數(shù)據(jù)同步和數(shù)據(jù)通信的三大功能，仿真實(shí)驗(yàn)表明：基于FPGA的多路數(shù)據(jù)采集合并系統(tǒng)方法可行，可以滿足合并單元多任務(wù)、大流量、高可靠性的需求。此外，系統(tǒng)硬件簡單，通用性好，成本低廉，具有廣闊的應(yīng)用前景。
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作者簡介
魏欣(1981-)，男，江蘇省揚(yáng)州市人。碩士學(xué)位。工程師?，F(xiàn)為南京信息職業(yè)技術(shù)學(xué)院講師。主主要研究方向?yàn)榍度胧较到y(tǒng)、信號處理。
孫(1982-)，女，江蘇省泰州市人。碩士學(xué)位。工程師?，F(xiàn)為南京信息職業(yè)技術(shù)學(xué)院講師。主要研究方向?yàn)橥ㄐ艂鬏敿夹g(shù)、信號處理。
作者單位
南京信息職業(yè)技術(shù)學(xué)院 江蘇省南京市 210023
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