關(guān)于本科畢業(yè)設(shè)計(jì)開題報(bào)告范文(3)
關(guān)于本科畢業(yè)設(shè)計(jì)開題報(bào)告范文
未來(lái)應(yīng)該改進(jìn)傳統(tǒng)插值算法的性能及運(yùn) 算速度，設(shè)計(jì)新式的插值算法，比如目前有的采用濾波方式實(shí)現(xiàn)插值，能夠有效減少頻譜泄露對(duì)觀察波形的影響，同時(shí)將該算法設(shè)計(jì)在FPGA中，利用FPGA豐 富的邏輯資源、快速的運(yùn)算速度和靈活的可重構(gòu)性，是數(shù)據(jù)處理的速度得到極大提高。
選題依據(jù)及意義
模數(shù)轉(zhuǎn)換器即A/D轉(zhuǎn)換器，或簡(jiǎn)稱ADC，通常是指一個(gè)將模擬信號(hào)轉(zhuǎn)變?yōu)閿?shù)字信號(hào)的電子元件。通常的模數(shù)轉(zhuǎn)換器是將一個(gè)輸入電壓信號(hào)轉(zhuǎn)換為一個(gè)輸出的數(shù)字信號(hào)。
數(shù)字信號(hào)處理器(DSP)作為一種可編程專用芯片，是數(shù)字信號(hào)處理理論實(shí)用化過程的重要技術(shù)工具，在語(yǔ)音處理、圖像處理等技術(shù)領(lǐng)域得到了廣泛的應(yīng)用。
本畢業(yè)設(shè)計(jì)課題屬于軟硬件結(jié)合的內(nèi)容。系統(tǒng)通過ADC將經(jīng)過調(diào)理通道調(diào)理后的模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)，然后送至FPGA，并在其中實(shí)現(xiàn)硬件實(shí)時(shí)處理(如 抽點(diǎn)、峰值檢測(cè)、觸發(fā)與存儲(chǔ)控制等)，最后把采樣數(shù)據(jù)送至DSP中作進(jìn)一步的數(shù)據(jù)處理(如軟件抽點(diǎn)、插值和數(shù)據(jù)顯示控制等)以完成數(shù)據(jù)采集功能。時(shí)基控制 是完成對(duì)采集后的數(shù)據(jù)進(jìn)行相應(yīng)的處理，使得能夠滿足用戶設(shè)定的波形觀測(cè)要求。而插值就是在快時(shí)基檔位時(shí)，用于彌補(bǔ)低采樣率帶來(lái)的不足，使得能較為正確觀測(cè) 波形。
為此，對(duì)整個(gè)示波器的設(shè)計(jì)而言，時(shí)基控制與插值實(shí)現(xiàn)擁有舉足輕重的地位，它對(duì)硬件的處理進(jìn)行相應(yīng)的控制，使硬件部分得以順利運(yùn)行，然后送入軟件進(jìn)行插值等后續(xù)工作。
課題研究?jī)?nèi)容
具體而言，包括以下內(nèi)容：
(1)熟悉ADC、FPGA、DSP的數(shù)據(jù)采集平臺(tái)。
(2)熟悉數(shù)字示波器的時(shí)基控制和插值基本原理，并在平臺(tái)上實(shí)現(xiàn)。
(3)應(yīng)用VerilogHDL編寫FPGA相應(yīng)硬件代碼并用C編寫DSP相應(yīng)代碼。
(4)完成相應(yīng)軟硬件代碼的設(shè)計(jì)、仿真和調(diào)試。
擬解決的關(guān)鍵問題和最終目標(biāo)，以及擬采取的主要理論、技術(shù)路線和實(shí)施方案等
示波器硬件系統(tǒng)主要由ADC、FPGA和DSP以及它們周邊的一系列器件構(gòu)成。FPGA是數(shù)據(jù)采集系統(tǒng)的核心，它的可編程功能和靈活性使其能夠滿足系統(tǒng) 具體功能設(shè)計(jì)。在DSP的控制下，F(xiàn)PGA實(shí)現(xiàn)了采集，觸發(fā)，接口等功能。而DSP強(qiáng)大的數(shù)據(jù)理功能決定了其數(shù)據(jù)處理系統(tǒng)核心的地位。
DSP通過對(duì)FPGA的控制來(lái)采集數(shù)據(jù)并從FPGA獲得數(shù)據(jù)的過程稱為數(shù)據(jù)采集，但采集來(lái)的數(shù)據(jù)并不能直接送去顯示，而將采得的數(shù)據(jù)轉(zhuǎn)化為可以被用戶接收的數(shù)據(jù)的過程稱為數(shù)據(jù)處理。
示波器的時(shí)基范圍為5ns/Div至50s/Div，按1，2，5的步進(jìn)遞增。Div為屏幕上的一格，包含了25個(gè)像素，也就是25個(gè)數(shù)據(jù)才能夠顯示一格的波形。這樣，根據(jù)時(shí)基檔位，我們可以得出各時(shí)基下的相對(duì)采樣率，
內(nèi)插算法有線性插值、正弦插值、立方插值等。在DSO示波器中普遍采用的有線性插值和正弦插值。
線性插值：插值時(shí)在相鄰兩個(gè)采樣點(diǎn)之間用直線連接，這種方法就是線性插值。只要各采樣點(diǎn)之間距離得很近，用這種方法就能獲得足夠好的重建波形。線性插值 就是按照等差數(shù)列的方式，在兩個(gè)采樣點(diǎn)之間進(jìn)行等距離插值。兩個(gè)采樣點(diǎn) m0，m1 之間插入 k 個(gè)點(diǎn)的數(shù)學(xué)模型如下：
y1=m0+1/(k+1)*(m1-m0) yk=m0+k/(k+1)*(m1-m0)
由此可得到第 i 個(gè)點(diǎn)的線性插值公式：
yi=m0+i/(k+1)*(m1-m0) (i的取值范圍1~k)
正弦插值：如果對(duì)原信號(hào)采樣時(shí)滿足奈奎斯特抽樣定理，即抽樣頻率 f(或 Ωs)大于等于兩倍信號(hào)譜的最高頻率 f(或 Ω)，則可由抽樣信號(hào)不失真的重建原信號(hào) x(t)。
使用正弦插值時(shí)，即使是在每?jī)蓚€(gè)采樣點(diǎn)之間插入25 個(gè)點(diǎn)的情況下，我們采用4 個(gè)采樣點(diǎn)進(jìn)行計(jì)算也能得到比效理想的波形恢復(fù)效果。因而出于運(yùn)算速度，代碼長(zhǎng)度和波形恢復(fù)效果上的綜合考慮，在設(shè)計(jì)中，我們使用正弦插值運(yùn)算時(shí)都是采用4 個(gè)采樣點(diǎn)進(jìn)行運(yùn)算。最終實(shí)現(xiàn)時(shí)采用的正弦插值公式如式
設(shè)計(jì)DSP采用的軟件開發(fā)平臺(tái)為Visual DSP++，能夠支持ADI公司生產(chǎn)的SHARC、TigerSHARC和Blackfin系列處理器，編程語(yǔ)言有匯編語(yǔ)言，C/C++，并有優(yōu)化編譯功能。除了匯編器和鏈接器，其還帶有調(diào)試環(huán)境IDDE。
除了常規(guī)的調(diào)試手段，Visual DSP++還能調(diào)出存儲(chǔ)區(qū)的圖像，這對(duì)于圖像顯示的調(diào)試大有幫助。此外，Visual DSP++也能調(diào)出數(shù)據(jù)區(qū)的數(shù)據(jù)并自動(dòng)生成波形，調(diào)試時(shí)就能更直觀地觀察數(shù)據(jù)區(qū)的變化。
Visual DSP++還有source control功能，也就是源程序管理功能，可以實(shí)現(xiàn)多機(jī)協(xié)同工作。其方法是以一臺(tái)計(jì)算機(jī)為服務(wù)器，將所有源代碼存于服務(wù)器上，其他計(jì)算機(jī)通過 source control功能與服務(wù)器連接，其他機(jī)器對(duì)源代碼的修改都可以保存于服務(wù)器上，這樣就可以實(shí)現(xiàn)多人協(xié)同開發(fā)一個(gè)工程，加快軟件開發(fā)進(jìn)度。
論文特色或創(chuàng)新點(diǎn)
本課題是軟硬件結(jié)合的設(shè)計(jì)，對(duì)采集后的數(shù)據(jù)進(jìn)行相應(yīng)的實(shí)時(shí)處理控制，且在DSP中作進(jìn)一步插值等處理，使得整個(gè)示波器系統(tǒng)能夠順暢地運(yùn)行。通過這個(gè)畢業(yè) 設(shè)計(jì)，能夠基本了解示波器的基本原理，對(duì)示波器有個(gè)基本的認(rèn)識(shí)，對(duì)模塊化設(shè)計(jì)有了基本了解，為以后的學(xué)習(xí)生活打下基礎(chǔ)。
看了 關(guān)于本科畢業(yè)設(shè)計(jì)開題報(bào)告范文的人還看了：
2.關(guān)于藝術(shù)設(shè)計(jì)專業(yè)畢業(yè)論文開題報(bào)告
3.藝術(shù)設(shè)計(jì)畢業(yè)論文開題報(bào)告
4.藝術(shù)設(shè)計(jì)專業(yè)畢業(yè)論文開題報(bào)告
5.藝術(shù)設(shè)計(jì)論文開題報(bào)告